안녕하세요.Verilog에서 가장 많이 사용되는 데이터 타입은 **wire와 reg**입니다. 두 타입 모두 디지털 회로 설계에서 중요한 역할을 하지만, 개념과 동작 방식에서 차이가 있습니다.많은 초보 설계자들이 "wire와 reg의 차이가 무엇인지?", "어떤 경우에 wire를 쓰고, 어떤 경우에 reg를 써야 하는지?" 헷갈려하는 경우가 많습니다. 이번 글에서는 wire와 reg의 개념, 차이점, 그리고 사용 예제를 정리해보겠습니다.※1. wire와 reg의 기본 개념 Verilog에서 wire와 reg의 가장 큰 차이는 값을 저장하는 방식입니다. wire는 실제 하드웨어의 배선(Wiring)과 같은 역할을 하며, 직접 값을 저장할 수 없습니다. 대신, assign 문이나 게이트 출력과 연결됩니다.r..