Digital Circuit/HDL(Verilog, VHDL)2025. 2. 26. 00:01[Verilog] 연속할당문(Continuous Assignment) VS 절차할당문(Procedural Assignment)의 차이
안녕하세요. Verilog에서 값을 할당하는 방식은 크게 연속할당문(Continuous Assignment)과 절차할당문(Procedural Assignment)으로 나뉩니다.이 두 개념을 제대로 이해해야 Verilog 코드가 의도한 대로 동작하게 만들 수 있습니다. ※1. 연속할당문 (Continuous Assignment) ▶1. 개념 조합 논리(Combinational Logic) 회로를 표현할 때 사용assign 키워드를 이용하여 항상 즉시 값이 반영됨wire 타입 변수에만 사용 가능 ▶2. 예제wire a, b, y;assign y = a & b; // y는 항상 a와 b의 AND 연산 결과를 반영 ▶3. 특징- assign을 사용하여 항상 즉시 반영됨- wire 타입 변수만 사용 가능 ..