[Verilog] if문과 case문 형태

 

 

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안녕하세요.

Verilog에서는 조건문을 사용하여 회로의 동작을 제어할 수 있습니다. 그중 if문과 case문은 조건에 따라 신호를 설정하는 데 사용됩니다. 이번 포스트에서는 이 두 가지 문법의 형태와 사용 방법에 대해 간단하게 알아보겠습니다.

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※1. if문 – 조건에 따라 동작 제어

▶1. 정의

if문은 특정 조건이 참일 때 실행되는 블록입니다. 조합 논리 및 순차 논리 모두에 사용될 수 있습니다. 

 

 

▶2. 기본 형태

if (조건식) begin
    // 조건식이 참일 때 실행할 코드
end else begin
    // 조건식이 거짓일 때 실행할 코드
end

 

 

▶3. 예제

always @(*) begin
    if (a > b) begin
        y = a;  // a가 b보다 클 때 y에 a를 할당
    end else begin
        y = b;  // 그렇지 않으면 y에 b를 할당
    end
end

 

 

 

※2. case문 – 다양한 경우의 수 처리

▶1. 정의

case문은 하나의 표현식이 여러 값 중 하나와 일치하는 경우에 따라 실행되는 블록입니다. 조건이 여러 개일 때 유용합니다.

 

▶2. 기본 형태

case (표현식)
    값1: begin
        // 표현식이 값1과 일치할 때 실행할 코드
    end
    값2: begin
        // 표현식이 값2와 일치할 때 실행할 코드
    end
    default: begin
        // 어떤 값과도 일치하지 않을 때 실행할 코드
    end
endcase

 

 

▶3. 예제

always @(*) begin
    case (select)
        2'b00: y = a;   // select가 00일 때
        2'b01: y = b;   // select가 01일 때
        2'b10: y = c;   // select가 10일 때
        default: y = 0; // 그 외의 경우
    endcase
end

 

 

 

 

if와 case의 두 가지 조건문을 활용하여 Verilog에서 복잡한 논리 구조를 쉽게 구현할 수 있습니다

• if문: 조건이 하나일 때 사용, 조합 및 순차 논리에 모두 적용 가능.
• case문: 여러 조건을 처리할 때 유용, 특정 표현식에 따라 동작을 결정.

 

이상으로 verilog의 if와 case 조건문에 대한 설명 마치겠습니다. 감사합니다.