안녕하세요. Verilog에서는 조건문을 사용하여 회로의 동작을 제어할 수 있습니다. 그중 if문과 case문은 조건에 따라 신호를 설정하는 데 사용됩니다. 이번 포스트에서는 이 두 가지 문법의 형태와 사용 방법에 대해 간단하게 알아보겠습니다. ※1. if문 – 조건에 따라 동작 제어▶1. 정의 if문은 특정 조건이 참일 때 실행되는 블록입니다. 조합 논리 및 순차 논리 모두에 사용될 수 있습니다.   ▶2. 기본 형태 if (조건식) begin // 조건식이 참일 때 실행할 코드end else begin // 조건식이 거짓일 때 실행할 코드end  ▶3. 예제 always @(*) begin if (a > b) begin y = a; // a가 b보다 클 때 y에 a..