[디지털 공학(8)] 고정 및 프로그래밍 가능 논리, 전파 지연 시간(Propagation Delay), 팬 아웃

 

---

 

안녕하세요.

이번에는 다양한 IC와 논리와 전파지연과 같은 에러현상을 다루는 시간을 가지겠습니다.

---

 

 

※1. 고정 및 프로그래밍 가능 논리

▶1. 논리 패밀리

➀ 논리 패밀리 정의와 개념

- 표준 입출력을 가지고 있는 기본 회로 설계를 공유하는 디지털 집적 회로의 그룹을 말한다.

 

- 다른 회로 구성 및 생산 기술은 디지털 집적 회로의 생산 중에 사용된다.

이때, 서로 다른 접근법을 가짐으로써 다른 논리 제품군을 동일한 제품군의 전기적 특성을 갖도록 제조하기 위한 개념이다.

 

- 동일해야하는 특성 : 공급 전압 범위, 응답 속도, 전력 소실, 입출력 레벨, 전류 싱킹 성능, 전류 소싱 능력, 노이즈 마진, 팬 아웃 etc..

 

​

➁ 디지털 IC의 주요 논리군

(1) CMOS : 전계-효과 트랜지스터로 구현

(2) 바이폴라(TTL) : 바이폴라 접합 트랜지스터로 구현(3) BICMOS : CMOS와 바이폴라를 경합하여 사용

 

+) 논리 패밀리의 차이점 : 기본적인 논리연산은 같지만 앞서 ➀에서 동일해야 하는 특성 들이 차이가 난다.

 

=> 즉 CMOS와 바이폴라를 보면 둘은 기본적인 논리 연산을 같지만 전기적 특성이 달라 갖게 하기 맞추기 위해 논리 패밀리를 사용한다.

 

​

➂ 각 IC의 종류

(1) COMS : 15개의 종류가 있다. 대표적으로 HC : 고속 CMOS가 있다.

(2) TTL : 16개의 종류가 있다. 대표적으로 LS : 저전력 쇼트키가 있다.

(3) BICMOS : 4개의 종류가 있다.

​

 

➃ IC 형태에 따른 구분

(1) DIP Pakage

(2) SOIC Pakage

(3) BGA Pakage

(4) COB Package

​

​

➄주요 게이트 IC 구성

 

 

 

 

※2. 전파지연(Propagation delay)시간

➀ 의미 : 논리회로가 입력신호를 받고서 출력 결과를 나타날 때까지 걸리는 시간을 의미한다.

+) 전달 지연 시간이라고도 한다.

 

➁ 발생시기 : 입출력이 변화하는 순간 (HIGH에서 LOW또는 LOW에서 HIGH)

 

➂ 발생이유 : input이 빠르게 Switching 해버리면 Output이 올라가지도 못하고 다시 내려오기 때문이다.

 

➂ 특징

(1) 논리회로가 동작할 때 스위칭 속도와 주파수가 낮아지는 원인이다.

(2) 여러 개의 게이트를 통과할수록 전체 지연시간은 더 길어진다.

(3) 논리소자들의 계열, 동작조건에 따라 전파지연시간은 다르다.

(4) 전파 지연이 짧을수록 회로의 속도는 빨라지고 동작주파수는 높아진다.

​

➃ 종류

(1) 하강지연시간(t_PHL) : 출력이 HIGH(1)에서 LOW(0)로 변화할 때 걸리는 시간

(2) 상승지연시간(t_PLH) : 출력이 LOW(0)에서 HIGH(1)로 변화할 때 걸리는 시간

(3) 전파지연시간(t_pd) : t-PHL과 t_PLH 사이의 평균값

(t_pd = (t_PHL+t_PLH)/2)

( Input의 신호가 50%인 지점과 Output의 신호가 50% 지점을 기준으로 측정한다.)

 

➃ 예제

=> Input의 상승 곡선의 50%지점일 때 t=5, 하강 곡선의 50%지점 일 때 t=8이고 Output의 하강 곡선의 50%지점일 때 t=5.5, 상승 곡선의 50%지점 일 때 8.6 일 때 다음 지연시간의 값은?

(1) 하강지연시간(t_PHL) : 5.5 - 5 = 0.5

(2) 상승지연시간(t_PLH) : 8.6 - 8 = 0.6

(3) 전파지연시간(t_pd) : (0.5 + 0.6)/2 = 5.5

 

 

 

 

※3. 팬-아웃(Pan-Out)

➀ 의미 : 게이트의 출력에 연결하여 출력 전압 레벨을 유지할 수 있는 동일 계열 게이트의 최대 입력의 수이다.

 

팬-아웃 = I_OL/I_IL (I_OL : 출력 LOW레벨의 전류 / I_IL 입력 HIGH레벨의 전류)

 

+) 팬 아웃이 크면 하나의 출력이 많은 논리게이트의 입력으로 사용될 수는 있지만, 너무 크면 무리가 많이 가거나 신호가 제대로 전달되지 않을 수 있다.

 

➁ 팬 아웃을 지정되는 이유 : 각 소자의 출력단에 흐르는 전류가 제한되어 있어 1개의 출력 신호에 접속할 수 있는 입력 신호의 수 또한 제한되기 때문이다.

 

➂ TTL소자의 팬 아웃

(1) 표준 TTL : I_OL = 0.4[mA]이고 I_IL = 0.04[mA]

접속할 수 있는 소자의 개수 = I_OL/I_IL = 0.4/0.04 = 10개

(2) LS TTL : I_OL = 8.0[mA]이고 I_IL = 0.4[mA] 이다.

접속할 수 있는 소자의 개수 = I_OL/I_IL = 8.0/0.4 = 20개

+) 회로 기술의 한계로 인해 TTL 논리의 경우 펜-아웃 이하의 게이트가 연결될 때에만 규정된 사양 내의 출력 레벨이 보장된다.

 

➃ 팬-아웃을 초과하여 부하를 접속하게 될 경우 : 중간에 출력 전류의 용량이 큰 버퍼를 사용하거나, 여러개의 버퍼를 사용하여 부하를 분산시킨다.

 

➄ 회로 설계 : 팬-아웃은 너무 크거나 너무 작아도 좋지 않다. 설계하려는 목적과 회로 도면을 보고 적절한 소자 선택이 중요하다.

 

 

※4. AND 배열의 기본 개념

- PLD(Programmable Logic Device)를 구현하는 기술은 다양하지만 대부분이 AND 게이트 어레이를 이용한다.

- AND 게이트와 각 교차점에서 프로그램 가능한 링크의 상호 연결된 매트릭스로 구성된다.

 

+) 일반적으로 PLD에 필요한 논리는 컴퓨터에서 VHDL과 같은 HDL(Hardware Description Labguage)를 사용하여 개발한다. 논리는 HDL과 같은 텍스트 뿐만 아니라 회로도 또는 상태로도 정의할 수 있다.